深度学习初体会——fast-style-transfer

报了udacity的深度学习纳米学位课，虽然学费对我来说不少，但是想以后为自己就业多拓宽的路子还是咬牙分期付款。这也是第一次花这么多钱网络学习，希望能有所收获，更希望将来就业能多点机会。

这篇主要是第一次体会下深度学习。没有什么技术含量，只不过是记录一下过程罢了。

fast-style-transfer就是模仿名画的风格，把自己的照片转化成同样的风格。GitHub

1.Git clone

开源之前——重新拿起Git

今天终于把我的SDRAM写好了，并验证可以用了。搞定了SDRAM感觉自己的FPGA进了一个水平。于是今晚做了个决定，打算把写好的部分模块分享出来。也玩玩时尚的开源。

有好长时间没有用Git了。所以不得不再回忆下流程。刚好记下来，充充文章数量 ^_^

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下载安装什么的就省略了。

首先要生成ssh-key

$ ssh-keygen -t rsa -C "your_email@youremail.com"

写作不易，我真的很忧郁

总是有点感想，但是写下来的时候，却只有几句话。写作真的不容易。要牺牲玩的时间，要静下浮躁的心。尤其放寒假的我，好像没有了束缚，宁愿逛几个小时的草榴，也不愿敲敲键盘写点东西。就算是现在，我也是边写边玩手机。安逸总是舒服的，而做点事总是挣扎的。漫无目的的写，就好像中学时代写800字作文一样痛苦，一点一点地挤。所以今天打算围绕着写文章（见笑，姑且称之为文章吧），来说说其实我也是懂忧郁的。哈哈~

我从初中开始，就偶尔会在深夜写写感想。随便写，想到什么写什么。但是那个晚上，我一定是忧郁的，或者至少是很平静的。最经常的就是感慨感慨时间过的好快，上一次定的目标又没有实现了。那时候我没有手机，不对有一把触屏的山寨手机。但是真的很垃圾，用没多久，写个字都难。

后来到了高中，由于一心想读好书，压力也比较大，所以到后期平均每个月都在某个深夜写感想顺带计划和反思。那个时候写作真的是一个很好的释放压力的方式。不过现在也觉得写作挺释放心灵的。

MOS频率限制因素和截止频率

MOSFET有两个基本频率限制因素分别是：

1. 沟道运输时间


2. 栅或电容的充电时间

沟道运输时间：

简单的说就是载流子在沟道的运输时有时间的。当沟道长度除以载流子在饱和区的漂移速度就是其运输时间。而这个时间限制则可以就是MOSTEF的最大频率限制因素之一。因为，不论设计在怎么快，这个运输时间是一定存在的。

栅或电容的充电时间：

截止频率定义为电流增益为1的时候的频率。根据米勒电容等效原理，输入端的电容将会很大，而输出端的电容则可以忽略。于是用Cg来等效输入栅极电容。

Verilog实用define和include设置仿真模式与编译模式

最近FPGA琢磨了有一段时间了。虽然后期因为期末考原因，琢磨时间比较少了。每次停歇一段时间后，从新思考问题，问题似乎没有起初那么难解决了，敲起代码来顺手很多。大概是时间慢慢沉淀了知识，吸收了经验。理论和经验都需要时间来消化。这段时间大约写了有5~10K的Verilog了，自己的代码风格也基本定型了。对HDL也有更贴近的认识了。看了些视频教程，这从中吸收了不少精华。其中就包括开源骚客（http://dengkanwen.com/）的SDRAM系列教程。收货颇多，尤其是他的设计逻辑方法。当工程量逐渐增大时，就必须有清晰的逻辑时序图，系统框图。